九月份的 JSSC 的部分内容：

A Spur-Frequency-Boosting PLL With a −74 dBc Reference-Spur Suppression in 90 nm Digital CMOS

针对spur的问题，在PFD和CP之间插入spur frequency boost 模块，以将其移到高频

A Bandwidth-Adaptive Preamplifier

在设计中考虑由输入信号带宽控制系统功耗的方法

A 5-Bit 1.25-GS/s 4x-Capacitive-Folding Flash ADC in 65-nm CMOS

电容方式的折叠技术实现的 Flash ADC 以减小功耗

A 81-dB Dynamic Range 16-MHz Bandwidth ΔΣModulator Using Background Calibration

高速的 DT Sigma-delta modulator 设计中的calibration 方法

An Event-driven Clock-less Level-Crossing ADC With Signal-Dependent Adaptive Resolution

以信号相关的采样率实现的 level-cross ADC 的设计