JSSC 2014-06 笔记

简单的列一下 JSSC 2014年6月的几篇 paper: 

A 12 bit 200MS/s Zero-Crossing-Based Pipelined ADC With Early Sub-ADC Decision and Output Residue Background Calibration

通过过零检测结构实现的 pipelined ADC 设计中关于速度的考虑,对于 coaser / fine 结构带来的的 offset 的 calibration 方法

An Energy-Efficient Time-Domain Asynchronous 2 b/Step SAR ADC With a Hybrid R-2R/C-3C DAC Structure

关于其中的 R2R / C3C DAC 和时域比较的结构实现的 SAR ADC

Background Adaptive Cancellation of Digital Switching Noise in a Pipelined Analog-to-Digital Converter Without Noise Sensors

对于 pipelined ADC 中的加性与乘性的开关噪声的 cancellation 的方法的分析

A 10-bit, 300-MS/s Nyquist Current-Steering Power DAC With 6 V Output Swing

对于 current steering DAC 高压输出结构的线性度问题的分析



JSSC 2014-05 笔记

简单的列几篇5月份的 JSSC 论文:

A 70 dB DR 10 b 0-to-80 MS/s Current-Integrating SAR ADC With Adaptive Dynamic Range

在 SAR ADC 中用 current-steering VGA 以去除输入 buffer 带来的功耗等问题

Analysis of Metastability in Pipelined ADCs

比较器的亚稳态问题对 pipelined ADC 性能的影响,以及采用多-bit的第一级的改善方法

A Fast-Response Hybrid SIMO Power Converter with Adaptive Current Compensation and Minimized Cross-Regulation

自适应的电流补偿改善瞬态响应以及增加线性 regulator 以减小串扰

Absolute Value, 1% Linear and Lossless Current-Sensing Circuit for the Step-Down DC-DC Converters With Integrated Power Stage

采用有别于 sense-FET 方法的电流检测的电路以减少检测误差来源



JSSC 2014-04 笔记

简单的列两篇4月份的 JSSC 论文:

A 10-Bit 800-MHz 19-mW CMOS ADC

在 pipelined adc 中应用 charge-steering 放大器来改善功耗和噪声问题

A Deterministic Digital Background Calibration Technique for VCO-Based ADCs

通过增加频率到电压的变换模块来减小vco本身的非线性

A Reference-Less Clock and Data Recovery Circuit Using Phase-Rotating Phase-Locked Loop

用 phase-rotating PLL 实现相位插值以改善 CDR 系统的 jitter 问题



JSSC 2014-03 笔记

简单的列一下三月份的 JSSC 的部分内容:

Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pixel Clock Generator

双环路的结构以抑制 DCO 的相位噪声

A 6-bit, 1-GS/s, 9.9-mW, Interpolated Sub-ranging ADC in 65-nm CMOS

通过采用 CDAC 和比较器的数字控制的结构消除了参考电压产生的问题

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JSSC 2014-02 笔记

继续关于2月份的 JSSC 论文的部分内容:

Relation Between Delay Line Phase Noise and Ring Oscillator Phase Noise

环振闭环相位噪声和其开环结构的相位噪声关系的分析

A 72 dB DR, CT ΔΣ Modulator Using Digitally Estimated, Auxiliary DAC Linearization Achieving 88 fJ/conv-step in a 25 MHz BW

低过采样率下对多比特 feedback DAC 线性度问题的改善方法

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JSSC 2014-01 笔记

2014年一月的几篇JSSC论文,在这里简单列一下:

A Compact, Low-Power and Low-Jitter Dual-Loop Injection Locked PLL Using All-Digital PVT Calibration

双路和双vco的结构以跟踪温度和电压的变化

A Fully Differential Charge-Balanced Accelerometer for Electronic Stability Control

电荷平衡方式的电容式加速度计的分析

A 0.5 V 4 W CMOS Light-to-Digital Converter Based on a Non-uniform Quantizer for a Photoplethysmographic Heart-Rate Sensor

包含级联 laddered inverter 的量化器的 signma-delta 环路结构