这里谈一下关于集成电路中的 MOSFET 的输出电阻 Rout 和漏源电压 Vds 电压的问题。
下图所示为 MOSFET 的电流 ID 和输出电阻 Rout 随端电压 VD 变化的曲线
可以看到通常 VD 变化影响 ID 和 Rout 的原因主要是来源于三个因素，分别是: CLM （Channel Length Modulation）- 沟长调制效应；DIBL （Drain Induced Barrier Lowering）- 漏极导致势垒降低； SCBE （Substrate Current induced Body Effect）- 衬底电流导致的体效应。
继续阅读
还是继续 Analog IC Design 基础知识的总结，下面来谈谈 MOS 管在小尺寸下的效应，这里主要是小尺寸下的高电场（包括垂直和水平电场）引起的问题，包括迁移率退化，热载流子以及 DIBL 等问题。
随着 MOSFET 的栅氧化层厚度的减小，垂直电场越来越强，会减小沟道中载流子的有效迁移率
具体的理解可以考虑：垂直电场使沟道中载流子靠近表面，表面的缺陷会阻碍载流子由源到漏的移动，从而减小迁移率
继续关于 Analog IC Design 基础知识的小结，这里总结一下对于晶体管阈值电压 Vth 随沟道长度 L 和宽度 W 的变化的讨论
关于 MOSFET 的 W 和 L 对其阈值电压 Vth 的影响，实际在考虑工艺相关因素后都是比较复杂，但是也可以有一些简化的分析，这里主要还是分析当晶体管处在窄沟道和短沟道情况下，MOSFET 耗尽区的电荷的变化，从而分析其对晶体管的阈值电压的作用。
从左图可以看到，决定 MOSFET 阈值电压的耗尽层电荷，并不仅是在栅下区域的电荷 Qch；实际上在图中耗尽区左右与表面相接处，还需要有额外的电荷 Qchw。
继续阅读