这里把 CMOS 中的闩锁效应（latch-up）的来源和一些具体的避免 latch-up 的方法的内容做一些小结.
CMOS 中的 latch-up 问题来源于其寄生的 NPN 与 PNP 双极晶体管形成的 PNPN 结构, 具体的闩锁效应产生原理的分析，可以以一对反相器为例（如下图中所示）来说明。
图中 inverter 的 PMOS M2 在阱内形成的纵向双极型晶体管 PNP，NMOS M1 在衬底上形成的横向双极晶体管 NPN，这两个双极晶体管接成一对，可以看到反偏的阱-衬底结是两个晶体管的集电极。
Analog Layout 相关小结
Ref: IC Mask design –Essiential Layout Techniques
不同于 Digital IC Layout, Analog IC Layout 主要不在于 size, 而在于集成电路性能的影响 （matching，speed…）
具体例子：
粗略看了下，似乎 Dracula 得把 layout 导出为 GDSII 才能做，所以还是决定用 Diva，这样在 Virtuoso 中可以直接看结果的形式毕竟还是方便些。
参考了 Cadence doc 里面的 divaref ，在里面找了 drc rule 的例子，照着写了一份，跑起来还OK。
基本上语法都还比较简单，值得注意的就是 Edges 类型的布尔操作理解起来有点麻烦，不过因为有例子还是挺好学的。
update: Dracula 可通过在 DESCRIPTION 中 SYSTEM = cadence 或 SYSTEM = gds2 来选择输入文件形式（cadence 格式或 GDSⅡ文件，对应其他选项也有一定区别）
开始打算用 Qcell（Quick cell）来做，在 Cadence doc 里面的 turbohelp 里面找到了些例子。但是因为用到的 MOS 管有的要用 T形栅或者H形栅来做 Body-tie， Qcell 好像没办法实现，于是还是得拿 Pcell 来做。
具体参考 Doc 里面的 celltut , 不过里面的例子似乎最后少了几步，又在 ChinaLayout 里找到些资料，对比了一下.
最后出来的 Pcell 都还OK，只是还有些小问题，好像 Cont 在做 repeat 时候没办法像 Qcell 一样做到居中对称的形式，不知道是哪没设好。
因为用的是自己实验室的工艺，所以 techfile 之类都得自己来做。参考的 Cadence doc 里面的 techfileuser & ascitechfile ， 在 tutorial 里拿 cell_design 里面的 tf 和 drf 文件来修改。
techfile 里面的 class，现在用到的其实主要还是 The Layer Definitions、The Layer Rules 、The Physical Rules 、The Layout Editor Rules 这几个，只是还是有些地方不是太清楚，例如 streamlayers 里面 streamNumber 之类，对 MfgResolutions也有些迷糊，不过现在拿来用还没出什么问题，再看看吧。
至于 drf 就直接拿 tutorial 里的用，之后再在 GUI 里修改，好像还好。