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模拟集成电路设计

JSSC 2017-02 笔记

二月份的 JSSC, 同样挑了一篇记录一下:

A Performance-Aware Low-Quiescent Headphone Amplifier in 65-nm CMOS

这里的放大器使用三级的结构,采用了type II 的 nested miller compensation with feedforward stage and nulling resistors (NMCFNR2)的补偿方法,保证左平面的零点和非主极点,增加了补偿设计的自由度。

opamp circuit

上图是具体的运放电路,由于运放的失调会使class-ab的输出级偏离静态偏置点,导致功耗增加,因此在运放差分对的输出节点增加offset cancel 的电流源,同时采用对称的结构也保证PSRR不会有太多损失。 继续阅读

JSSC 2017-01 笔记

一月份的 JSSC 主要是关于数字电路和存储器的内容, 简单的挑了下面的 paper 记录一下: 

A 200-mA Digital Low Drop-Out Regulator With Coarse-Fine Dual Loop in Mobile Application Processor

与模拟方式工作的 LDO 不同, 数字 LDO 通过控制 Power MOSFET 的数目来实现其功能, 由于数字 LDO 中的 Power MOSFET 工作在开关状态, 其尺寸远较模拟 LDO 中的小, 故在面积上有较大优势. 考虑到数字 LDO 的输出电压 ripple 和 PSR 问题, 数字 LDO 一般是用于给对电源波动较不敏感的数字电路供电.

Digital LDO

上图所示即为文章中具体提出的数字 LDO 的结构.

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JSSC 2016-12 笔记

关于 12 月的 JSSC 论文, 主要看了下面这篇:

A 118 dB PSRR, 0.00067% (103.5 dB) THD+N and 3.1 W Fully Differential Class-D Audio Amplifier With PWM Common Mode Control

这篇文章主要讲的是在 Class-D 放大器中采用共模反馈来提高 PSRR。下图是通常的 Class-D 放大器的示意图,在一些应用如手机系统,PA 的动作导致电源的波动,会通过 Class-D 的 Power MOS 直接馈到输出。

Class-D 放大器示意图

为便于分析,可以将上面的 Class-D 电路简化成下面的线性模型

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JSSC 2016-11 笔记

算起来这样关于 JSSC 的记录也蛮久了, 最初的想法主要还是自我监督为主, 做一些简单的知识贮备, 内容都是比较简略的. 最近觉得还是最好每期挑一两篇, 把内容做得稍微细致点, 这样可能留的印象更深些, 就从这期来开始试一试.

A 1 V 103 dB 3rd-Order Audio Continuous-Time ΔΣ ADC With Enhanced Noise Shaping in 65 nm CMOS

这里主要是利用 Noise-Coupling 的结构, 以2阶的结构实现3阶的 NTF, 论文中具体的讨论包括采用 SAR ADC 的多 bit 量化, 方便得到量化噪声的方法, 对于连续时间的 excess-loop-delay 补偿的实现, RC 偏差等对 NTF 影响等等.

关于 Noise-Coupling, 可以参见下图,即将量化噪声取出经过一周期延时后加到量化器的输入.
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JSSC 2016-10 笔记

贴一下十月份的 JSSC 中的几篇论文

A 9-bit 1.8 GS/s 44 mW Pipelined ADC Using Linearized Open-Loop Amplifiers

对 residue amplifier 采用线性化的开环放大器的结构的考虑

A 12-bit 104 MS/s SAR ADC in 28 nm CMOS for Digitally-Assisted Wireless Transmitters

关于 power-on calibration 对CDAC的实配的校正的方法

A Load-Adaptive Class-G Headphone Amplifier With Supply-Rejection Bandwidth Enhancement Technique

关于负载阻抗监测的方法,以及采用电源电压选择和class-G开关控制改善效率,并以带宽提升抑制噪声

An Analog Front-End for a Multifunction Sensor Employing a Weak-Inversion Biasing Technique With 26 nVrms, 25 aCrms, and 19 fArms Input-Referred Noise

针对运放低频噪声,采用弱反型偏置方法的考

A 1 A, Dual-Inductor 4-Output Buck Converter With 20 MHz/100 MHz Dual-Frequency Switching and Integrated Output Filters in 65 nm CMOS

关于 dual-frequency dual-inductor multi-output buck converter 的设计

JSSC 2016-09 笔记

简单的记录一下九月份 JSSC 的几篇论文

Integration Trends in Monolithic Power ICs: Application and Technology Challenges

关于 BCD 工艺和集成电源模块如电荷泵, 开关电源等的回顾

A 110 nW Resistive Frequency Locked On-Chip Oscillator with 34.3 ppm/C Temperature Stability for System-on-Chip Designs

在RC弛豫振荡器中加入VCO实现的无比较器的结构, 以去除比较器带来功耗和温度相关的延时

A 5.6 nV/Hz Chopper Operational Amplifier Achieving a 0.5 µV Maximum Offset Over Rail-to-Rail Input Range with Adaptive Clock Boosting Technique

电路中具体的频率补偿的方法, 针对ripple 问题的auto correction feedback , 以及关于adaptive clock boosting 的方法