JSSC 2013-06 笔记

关于六月份的 JSSC,下面是一些简单的记录:  

A Bang-Bang Clock and Data Recovery Using Mixed Mode Adaptive Loop Gain Strategy

对 BBPD 输出的检测以控制 CP ,也即控制 CDR 的环路增益的方法 

A 6-b 4.1-GS/s Flash ADC With Time-Domain Latch Interpolation in 90-nm CMOS

在 flash adc 中采用时域的锁存器插值的方法

A 10-b 1-GHz 33-mW CMOS ADC

在 pipelined adc 的第一级采用多 bit ,同时对 MDAC 取低的放大倍数,从而放宽对 MDAC 的线性度和摆幅 等的要求,并通过 calibration 方法减小第一级中电容失配等问题 

A Resolution-Reconfigurable 5-to-10-Bit 0.4-to-1 V Power Scalable SAR ADC for Sensor Applications

在低功耗设计中采用的可配置的分辨率的设计以及电源电压的 scaling 方法

A Second-Order ΔΣ ADC Using Noise-Shaped Two-Step Integrating Quantizer

在量化器中利用噪声整形的方法提高整个  ΔΣ ADC  的性能

A Low-Power DCVSL-Like GIDL-Free Voltage Driver for Low-Cost RFID Nonvolatile Memory

1.2-VSupply, 100-nW, 1.09-V Bandgap and 0.7-V Supply, 52.5-nW, 0.55-V Subbandgap Reference Circuits forNanowatt CMOS LSIs

利用亚阈值的 mos 管构成的差分对得到正温度系数的电压,结合 Vbe 得到 Bandgap 电压



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