最近大致看了下集成电路静电保护（ESD – Electro-Static Discharge）相关的内容，这里简单小结下，要是以后要深入的话，就打算把下面的几本ESD的书再仔细研读一下：
另外，在台湾交通大学的这个网站亦有提供关于 ESD 静电防护的很好的学习资料
ESD 是一种瞬间静电泄放现象，典型的持续时间为~150ns。它所引起的大电流（可至几十安培）和高电压（可达几万伏）的瞬态会导致IC芯片的损坏。
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某日闲逛,看到’Lucy的知悟园‘的这个LifeStream页面，觉得还蛮有爱的，于是俺又忍不住想要折腾wordpress了⊙﹏⊙b。仔细看了下，发现她的页面是利用插件调用Profilactic.网站的内容，怕麻烦不想再去注册啥的，弃之..
之后在wordpress插件里搜了一番，发现提到此类应用比较多的是LifeStream这个插件，这里也有比较详细的使用，试用了下，功能是挺多的，不过谁叫我们都在墙内呢，只好用里面rss的类目了，最后感觉不是太喜欢他的布局（可能是之前先入为主的影响吧），于是又换了ComplexLife插件，也就是现在实现LifeStream页面的所用的插件
记得很久之前有谈过遇到 Hspice 不收敛的问题，最近看到有朋友是搜索 SmartSpice 收敛问题过来的，干脆在这里把看过的收敛问题的内容列下（实际上 SmartSpice Manual 中有专门章节介绍收敛的问题，在网站上的 trainning 文档也可参考…)
一般对于 spice convergence 问题，首先考虑电路是否自身有问题，看是否非稳或是双稳态电路，电路中器件（特别是理想元件或是宏模型）的阻抗是否符合实际，可以利用 .option list 检查电路结构与连接；对双稳态电路可以利用 .nodeset 或 .ic 等语句加以限定。
此外，在 SmartSpice 中利用 .option expert=777 可以看到收敛问题的详细报告：
通常大多数的 spice 收敛问题可以通过 .OPTION中 Gmin 和 Gnode（或 Gshunt）的设置来改善：
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对于弱反型（weak inversion）或者说是亚阈值区（Sub-threshold）的 MOS 器件的匹配问题，很容易产生的一个想法就是由于电流和阈值的指数关系，器件的 matching (匹配)会变差。实际上，这种想法并不全然正确，这一问题在 ’Analog-Design-Essential‘ 书中亦有分析，这里简单叙述一下：
首先如下面的基本电流镜电路，考虑阈值 Vth 的 mismatch 由经由 MOS 管的跨导 gm 变为 Iout 的 mismatch，同时 uCox/2（也即K‘）和宽长比的 mismatch 直接影响输出电流，可以容易推出其输出电流 Iout 的 mismatch 为：
ΔIout/Iout=ΔVth*(gm/Id)+ΔK‘/K’+Δ(W/L)/(W/L)
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最近翻 ‘Analog Design Essentials’，里面介绍电路流反馈的章节里面提到了 gain-boost（或是 regulated cascode）的反馈类型，对我来说有时要直接看出这些反馈结构的类型还真不太容易…
下图是基本的 gain-boost 的结构，利用放大器来提升 cascode 的输出阻抗，从而提升电路的增益。
这里把 CMOS 中的闩锁效应（latch-up）的来源和一些具体的避免 latch-up 的方法的内容做一些小结.
CMOS 中的 latch-up 问题来源于其寄生的 NPN 与 PNP 双极晶体管形成的 PNPN 结构, 具体的闩锁效应产生原理的分析，可以以一对反相器为例（如下图中所示）来说明。
图中 inverter 的 PMOS M2 在阱内形成的纵向双极型晶体管 PNP，NMOS M1 在衬底上形成的横向双极晶体管 NPN，这两个双极晶体管接成一对，可以看到反偏的阱-衬底结是两个晶体管的集电极。