这里把利用 verilog-a 模型实现迟滞比较器的方法记录一下。
关于迟滞比较器，在实际的模型的构建中主要是考虑利用 @cross 语句来确定不同的翻转点， 这里需要注意的是初态的设置以保证翻转的触发。具体的 verilog-a model 描述如下
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Cadence 中调用 Spice 子电路的方法
在 IC 设计中有时会用到提第三方提供的模型，如外接的功率 MOSFET，肖特基二极管等，这些大都是基于 spice 的 model，其中有些可以直接在 Cadence 中调用，更多的则需要在 Cadence 中做些工作才能调用，这里把一般的 Cadence ADE 中调用这样的 spice 模型（子电路）的流程介绍一下。
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1-bit 量化等效的增益
这里把如何计算 1-bit 量化等效的增益 k 的方法回顾一下：
一般的，量化器的输入为 y[n]，输出为v[n]；考虑K的选取使得量化器的输入与输出的均方误差最小
定义内积的运算：
因此，均方误差可以重写为：
考虑k为自变量，上式在其导数为零时取得最小值，此时的k值为：
对于1-bit的量化，考虑v=sgn(y), 上式可写为：
Gain-boost 结构的噪声问题
之前看到有些同学是因为搜索 gain-boost 的 noise 而过来的，大概是 google 抓取的时候把几篇文章放在一起了，为了不让大家白跑一趟，在这里简单说下这个问题
其实，关于 gain-boost 的内容，一般除了提到的比较多的90年12月的JSSC的paper “ A Fast-Settling CMOS OpAmp for SC Circuit with 90-dB DC Gain ” 之外，在90年2月的JSSC的paper “ A High-Swing, High-Impedance MOS Cascode Circuit ” 也有基本的gain-boost工作原理的分析，也包括噪声的问题。
这里可以先看下面的简单的gain-boost的结构，M1和M2是基本的cascode结构，M3管的反馈实现gain-boost。现在我们来分析其等效的输入噪声，考虑各管的噪声电压源加在其栅极，求出从输入到此节点的电压传输函数来计算最后的等效输入噪声电压。
关于量化噪声
回顾一下量化噪声的基本内容：
对于量化噪声的假设：量化误差ε的概率分布为 [-Δ/2，Δ/2] 上的均匀分布， Δ 为 LSB step；因此此范围的概率密度 P(ε) 大小为1/Δ
考虑均方噪声（mean-square noise）：
对于 N-bit 量化，幅度最大为 2N-1Δ，峰峰值为 2NΔ，
JSSC 2011-5 笔记
5月份的JSSC，其中大部分都是关于rf的内容，似乎源于RFIC2010的paper占了有一半了,下面是部分paper的内容：
Tunable High-Q N-Path Band-Pass Filters: Modeling and Verification
提到的 differential single-port switched-RC N-path filter的机构，具体mos开关的mixing和RC filter的实现方法，以及关于filter的 modeling和分析
Design of a Dual W- and D-Band PLL
针对非常高频的PLL的结构的设计考量，主要还是了解下里面的CP和VCO的结构