简单的列几篇5月份的 JSSC 论文：

A 70 dB DR 10 b 0-to-80 MS/s Current-Integrating SAR ADC With Adaptive Dynamic Range

在 SAR ADC 中用 current-steering VGA 以去除输入 buffer 带来的功耗等问题

Analysis of Metastability in Pipelined ADCs

比较器的亚稳态问题对 pipelined ADC 性能的影响，以及采用多-bit的第一级的改善方法

A Fast-Response Hybrid SIMO Power Converter with Adaptive Current Compensation and Minimized Cross-Regulation

自适应的电流补偿改善瞬态响应以及增加线性 regulator 以减小串扰

Absolute Value, 1% Linear and Lossless Current-Sensing Circuit for the Step-Down DC-DC Converters With Integrated Power Stage

采用有别于 sense-FET 方法的电流检测的电路以减少检测误差来源

《极权的诱惑》

“在此刻中国的公共空间，她的声音消失了。它不是来自于直接的压力与限制，而是让你淹没在更多、更杂乱的资讯中，它让你的言论无法转化成有效的行动，而使言论仅仅沦为一种姿态，听众们则变得厌倦、以至于反感。”

— 这难道不是现实的写照吗？

再附上一些其他的摘录：

JSSC 2014-04 笔记

简单的列两篇4月份的 JSSC 论文：

A 10-Bit 800-MHz 19-mW CMOS ADC

在 pipelined adc 中应用 charge-steering 放大器来改善功耗和噪声问题

A Deterministic Digital Background Calibration Technique for VCO-Based ADCs

通过增加频率到电压的变换模块来减小vco本身的非线性

A Reference-Less Clock and Data Recovery Circuit Using Phase-Rotating Phase-Locked Loop

用 phase-rotating PLL 实现相位插值以改善 CDR 系统的 jitter 问题

简单的列一下三月份的 JSSC 的部分内容：

Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pixel Clock Generator

双环路的结构以抑制 DCO 的相位噪声

A 6-bit, 1-GS/s, 9.9-mW, Interpolated Sub-ranging ADC in 65-nm CMOS

通过采用 CDAC 和比较器的数字控制的结构消除了参考电压产生的问题

继续关于2月份的 JSSC 论文的部分内容：

Relation Between Delay Line Phase Noise and Ring Oscillator Phase Noise

环振闭环相位噪声和其开环结构的相位噪声关系的分析

A 72 dB DR, CT ΔΣ Modulator Using Digitally Estimated, Auxiliary DAC Linearization Achieving 88 fJ/conv-step in a 25 MHz BW

低过采样率下对多比特 feedback DAC 线性度问题的改善方法