这本书基本上算是一些时评类文章的合集，感觉选取的内容还是有点杂，有几篇多多少少有些“官方”的色彩，综合起来给个三星吧。
下面附上一些摘记：
windknows
2014年8月10日
自嘲这样东西，能够使人放松，但放得太松，就成了生命中不可承受之轻。似乎一个自嘲就能交代得过，似乎表示绝望就可以一劳永逸。
JSSC 2014-07 笔记
2014年7月的部分 JSSC 论文的记录：
Design and Analysis of a High-Efficiency High-Voltage Class-D Power Output Stage
主要是高压部分设计的考虑以及采用的floating voltage regulation 的方法
A Filtering ΔΣ ADC for LTE and Beyond
将 sigma-delta ADC 置于 channel select filter 中的设计
A 0.039 mm2 Inverter-Based 1.82 mW 68.6 dB-SNDR 10 MHz-BW CT-ΣΔ-ADC in 65 nm CMOS Using Power- and Area-Efficient Design Techniques
关于 CT SDM 中采用的 FIR DAC 和 IIR quantizer 的问题
0.3–4.3 GHz Frequency-Accurate Fractional- Frequency Synthesizer With Integrated VCO and Nested Mixed-Radix Digital -ΔΣ Modulator-Based Divider Controller
关于结合programmable modulus 和 power-of-2 modulus 改善accuracy 和 spur 的问题
《大数据时代》与《大数据》
JSSC 2014-06 笔记
简单的列一下 JSSC 2014年6月的几篇 paper：
A 12 bit 200MS/s Zero-Crossing-Based Pipelined ADC With Early Sub-ADC Decision and Output Residue Background Calibration
通过过零检测结构实现的 pipelined ADC 设计中关于速度的考虑，对于 coaser / fine 结构带来的的 offset 的 calibration 方法
An Energy-Efficient Time-Domain Asynchronous 2 b/Step SAR ADC With a Hybrid R-2R/C-3C DAC Structure
关于其中的 R2R / C3C DAC 和时域比较的结构实现的 SAR ADC
Background Adaptive Cancellation of Digital Switching Noise in a Pipelined Analog-to-Digital Converter Without Noise Sensors
对于 pipelined ADC 中的加性与乘性的开关噪声的 cancellation 的方法的分析
A 10-bit, 300-MS/s Nyquist Current-Steering Power DAC With 6 V Output Swing
对于 current steering DAC 高压输出结构的线性度问题的分析
《“民主”的奇形怪状》
这书有些标题党，其实只是作者招待“沙发客”的往来和一些聊天的记录，琐碎但还算有点趣味。
加拿大教师在北京旅游的时候，还跟我发短信抒发感慨，说在北京毛主席纪念堂前排队，看见纪念堂卖花给参观的人，这是“把社会主义的老祖宗都资本主义化了”。后来，我请他描述一下来中国旅游后的总印象，只用一个词。过了会儿短信回过来了：“噪音”。
瑞典的高福利并没有和集体主义相联系，而是为了保证个人主义。高福利就是为了保证个人可以向集体说‘不’，你可以向政府和公司说‘不’，子女可以向父母说‘不’，父母可以向子女‘不’。”