JSSC2011-3 笔记


3月份的JSSC,部分paper的内容:

A Wideband Receiver for Multi-Gbit/s Communications in 65 nm CMOS

关于mm wave 接收机的设计,主要是带宽的问题(对信号链路线性和参考频率的产生模块),具体介绍的模块:cascade LNA, mixer, synthesizer ;级联的LNA的电路,通过在级间加入的高阶的滤波器,将驱动级和负载的电容实现隔离的效果,.以一定的带内ripple的代价提升GBW;mixer中为带宽问题在其输出使用了transformer coupling (magnetic coupling)的方法

An X- and Ku-Band Wideband Recursive Receiver MMIC With Gain-Reuse

基于SiGe HBT BiCMOS 0.13um 工艺的实现,从超外差结构的改进的递归的接收机结构;通过利用SiGe工艺实现的高带宽,Gm/VGA模块能够实现对RF与IF信号共用相同的增益级。LNA中主要用了 Multi-feedback 和 inductive compensation的结构来实现宽带的工作,另外,针对其noise figure 和input impedance也有比较详细的分析;dual-conversion gain-reuse mixer 中,还是基于folded mixer 的结构。

A Low-IF/Zero-IF Reconfigurable Analog Baseband IC With an I/Q Imbalance Cancellation Scheme

主要对于SDR (software-defined-radio) transceiver的应用,可以对窄带系统工作于low-IF模式,减小1/f噪声和dc-offset,亦可以对宽带系统工作于zero-IF模式减小镜像的干扰。具体的占空比控制的DT Gm-C滤波器与I/Q信号通路的rotator一起实现信道选择、镜像抑制和抗混叠。对于I/Q symmetric 的要求,主要还是dynamically matching的方法

High Power Terahertz and Millimeter-Wave Oscillator Design: A Systematic Approach

这篇paper基本上就只是开阔下眼界了,T-Hz下的设计的问题,关于activity condition 和maximum frequency的方法

A Single-Chip 125-MHz to 32-GHz Signal Source in 0.18- um SiGe Bi-CMOS

宽带信号源,主要利用core fractional-N PLL 和 post synthesis frequency division/multiplication. Fractional-N PLL提供提供较高的tuning分辨率,同时可以使用相对高的参考时钟频率。在post-synthesis中实现频率倍增主要是利用self-mixing的方法来实现较小的spur和减小filter的要求

A 2.4 GHz Wideband Open-Loop GFSK Transmitter With Phase Quantization Noise Cancellation

开环的phase switching 的结构,以及PQN (phase quantization noise) cancellation 的方法,也是来源sigma-delta量化噪声整形的原理,实现低的相位噪声以及宽的相位调制带宽

A Wideband 3.6 GHz Digital Fractional-N PLL With Phase Interpolation Divider and Digital Spur Cancellation

数字的delta-sigma fractional-N 结构,使用了相位插值(phase-interpolator)的方法,来减小TDC (time-to-digital converter) 的比特位数. 同时在基于parallel delay line的TDC结构中使用的线性化的方法,并利用校正方法来缓解 phase-interpolation的 mismatch

A Continuous Time Multi-Bit ADC Using Time Domain Quantizer and Feedback Element

介绍的关于Time domain signal processing,具体在这个ADC中的话,就是将多比特的sigma-delta环路中的多比特量化器和DAC替换为PWM,TDC电路和1-bit的DAC;同时对连续时间sigma-delta固有的问题,如excess-loop-delay和clock jitter等,在这种时域实现中的处理方法亦有所介绍。

A 21 fJ/Conversion-Step 100 kS/s 10-bit ADC With a Low-Noise Time-Domain Comparator for Low-Power Sensor Interface

同样是将相应信号处理转为时域实现,这里具体针对SAR ADC的实现,包括利用 digital differential voltange controlled delay line (VCDL)的结构等

A 1-V Process-Insensitive Current-Scalable Two-Stage Opamp With Enhanced DC Gain and Settling Behavior in 65-nm Digital CMOS

基本上是基于复合管的结构, 一个是通过调节其中一管的阈值(通过改变其 bulk 偏压),来实现伪 cascode, 从而提升电压增益,另外,也利用这种 pseudo-cascode 来实现近似的 cascode 补偿的方法


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