列一下7月的两篇 JSSC 论文

Area Efficient Integrated Gate Drivers Based on High-Voltage Charge Storing

具体的 gate driver 的电压的 bootstrap 的结构

A 12 b 53 mW 195 MS/s Pipeline ADC with 82 dB SFDR Using Split-ADC Calibration

对 residue amplifier 的 settling error 的 calibration 方法

A 600 μA 32 kHz Input 960 MHz Output CP-PLL With 530 ps Integrated Jitter in 28 nm FD-SOI Process

采用 Dual-loop filter 对 resistor noise 的改善