JSSC 2014-07 笔记

2014年7月的部分 JSSC 论文的记录:

Design and Analysis of a High-Efficiency High-Voltage Class-D Power Output Stage

主要是高压部分设计的考虑以及采用的floating voltage regulation 的方法

A Filtering ΔΣ ADC for LTE and Beyond

将 sigma-delta ADC 置于 channel select filter 中的设计

A 0.039 mm2 Inverter-Based 1.82 mW 68.6 dB-SNDR 10 MHz-BW CT-ΣΔ-ADC in 65 nm CMOS Using Power- and Area-Efficient Design Techniques

关于 CT SDM 中采用的 FIR DAC 和 IIR quantizer 的问题

0.3–4.3 GHz Frequency-Accurate Fractional- Frequency Synthesizer With Integrated VCO and Nested Mixed-Radix Digital -ΔΣ Modulator-Based Divider Controller

关于结合programmable modulus 和 power-of-2 modulus 改善accuracy 和 spur 的问题

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