简单的列一下三月份的 JSSC 的部分内容：

Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pixel Clock Generator

双环路的结构以抑制 DCO 的相位噪声

A 6-bit, 1-GS/s, 9.9-mW, Interpolated Sub-ranging ADC in 65-nm CMOS

通过采用 CDAC 和比较器的数字控制的结构消除了参考电压产生的问题

Current Reference Pre-Charging Techniques for Low-Power Zero-Crossing Pipeline-SAR ADCs

对MDAC参考源采用 Dynamic reference loading 的方法

A 12-bit 40 nm DAC Achieving SFDR > 70 dB at 1.6GS/s and IMD < –61dB at 2.8 GS/s With DEMDRZ Technique

在 current-steering DAC 中采用动态匹配和数字的RZ的方法减小由 mismatch 和瞬态过程导致的非线性问题

A Feed-Forward Power-Supply Noise Cancellation Technique for Single-Ended Class-D Audio Amplifiers

在单端d类放大器中采用前馈方式消除电源噪声的影响

A CMOS Class-D Line Driver Employing a Phase-Locked Loop Based PWM Generator

基于锁相环结构的 class-d 放大器，省去了常规结构中的斜坡产生和比较器的电路