继续补之前的，在这里贴一下2013年12月 JSSC 的部分内容：

A 100 MHz 82.4% Efficiency Package-Bondwire Based Four-Phase Fully-Integrated Buck Converter With Flying Capacitor for Area Reduction

关于四相工作和在 buck 电路中加入 Cfly 结构的分析

A 10b/12b 40 kS/s SAR ADC With Data-Driven Noise Reduction Achieving up to 10.1b ENOB at 2.2 fJ/Conversion-Step

SAR ADC 设计中通过Data-Driven Noise-Reduction 来减小比较器的噪声

A 6.3 μW 20 bit Incremental Zoom-ADC with 6 ppm INL and 1 μV Offset

6-bit SAR ADC + 15-bit sigma-delta 调制器的结构

A 10.3-GS/s, 6-Bit Flash ADC for 10G Ethernet Applications

具体关于高速 flash-adc 设计的一些考虑

A 3.1 mW 8b 1.2 GS/s Single-Channel Asynchronous SAR ADC With Alternate Comparators for Enhanced Speed in 32 nm Digital SOI CMOS

利用 alternate comparator 提升工作速度，以及通过cdac 来改善精度问题

A 14b 80 MS/s SAR ADC With 73.6 dB SNDR in 65 nm CMOS

具体关于 Flash sub-ADC + time-interleaved 的结构