JSSC 2013-11 笔记


前段时间因为工作上的关系,基本上没有太多时间顾及这里的更新,现在慢慢把之前的内容补上吧,还是照例贴一下2013年11月份的JSSC 的部分内容:

An 84.7% Efficiency 100-MHz Package Bondwire-Based Fully Integrated Buck Converter With Precise DCM Operation and Enhanced Light-Load Efficiency

通过引入非连续导通模式的额外的校准环路来实现使用 bonding-wire 电感的 dc-dc 设计

A 0.5-V 5.2-fJ/Conversion-Step Full Asynchronous SAR ADC With Leakage Power Reduction Down to 650 pW by Boosted Self-Power Gating in 40-nm CMOS

关于低压低功耗的设计,全异步的方式以及 self-power-gating 的结构

A 64-fJ/Conv.-Step Continuous-Time ΣΔ Modulator in 40-nm CMOS Using Asynchronous SAR Quantizer and Digital ΔΣ Truncator

连续时间 ΣΔ ADC 中采用6-bit 异步 sar 量化器和数字 ΣΔ 调制器的结构

A 0.1–1.5 GHz 8-bit Inverter-Based Digital-to-Phase Converter Using Harmonic Rejection

主要是关于相位插值电路中的谐波抑制滤波器的实现的考虑

A 2.3-mW, 5-Gb/s Low-Power Decision-Feedback Equalizer Receiver Front-End and its Two-Step, Minimum Bit-Error-Rate Adaptation Algorithm

具体关于 FIR DFE + IIR DFE + CDR 结构的实现

A 40-MHz-to-1-GHz Fully Integrated Multi-standard Silicon Tuner in 80-nm CMOS

包括 tunable RF filter,harmonic rejection mixer 和 continuous time ΣΔ 的设计,以及采用电流模方式工作的考虑

A FIR-Embedded Phase Interpolator Based Noise Filtering for Wide-Bandwidth Fractional-N PLL

采用 dual-referenced interpolator 的相位插值电路的设计

A Near-Threshold 480 MHz 78 μW All-Digital PLL With a Bootstrapped DCO

关于低功耗全数字 PLL 的设计

A 10-Gb/s Adaptive Parallel Receiver With Joint XTC and DFE Using Power Detection

关于 cross-talk canceller 和 decision feedback equalizer 的设计

Miniaturized BJT-Based Thermal Sensor for Microprocessors in 32- and 22-nm Technologies

通过将比较电压转换到频率信号和计数的方式实现的设计


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