二月的 JSSC ，还是列一下其中的部分内容：

Flying-Adder Fractional Divider Based Integer-N PLL: 2nd Generation FAPLL as On-Chip Frequency Generator for SoC

以Flying-Adder 作为 PLL 环路中的 fractional divider 的结构

Accurate dB-Linear Variable Gain Amplifier With Gain Error Compensation

级联方式得到的增益为dB线性的VGA，以及关于误差的考虑

A Class-D Amplifier With Pulse Code Modulated (PCM) Digital Input for Digital Hearing Aid

闭环的class-d 放大器， 关于离散时间的ΔΣ和连续时间的反馈的考虑

A 1-V 13-mW Single-Path Frequency-Translating ΔΣ Modulator With 55-dB SNDR and 4-MHz Bandwidth at 225 MHz

在ΔΣ 反馈环路中的 mixing，从而实现的 down- conversion

An 80-dB DR, 7.2-MHz Bandwidth Single Opamp Biquad Based CT ΔΣ Modulator Dissipating 13.7-mW

利用单放大器的Biquad网络实现的4阶的ΔΣ ADC，以减小功耗和面积

Highly Linear Noise-Shaped Pipelined ADC Utilizing a Relaxed Accuracy Front-End

在 pipelined ADC 的前级和后级采用不同的噪声整形的方法

A 300-MS/s, 1.76-ps-Resolution, 10-b Asynchronous Pipelined Time-to-Digital Converter With on-Chip Digital Background Calibration in 0.13-μm CMOS

关于时域的1.5-bit MDAC，time amplifier 的结构，以及 calibration 的考虑

A 0.016-mm 144- uW Three-Stage Amplifier Capable of Driving 1-to-15 nF Capacitive Load With > 0.95-MHz GBW

结合 current-buffer 的米勒补偿和有源左半平面零点电路的结构，从而实现对大电容的驱动