四月份的 JSSC, 还是简单列下部分内容：
A Spurious-Free Switching Buck Converter Achieving Enhanced Light-Load Efficiency by Using a ΔΣ-Modulator Controller With a Scalable Sampling Frequency
主要是考虑利用 sigma-delta modulator 减小输出噪声，同时针对轻载效率问题调整开关频率和应用 DCM 模式以及改进的 current-sense 结构
A Battery-Free 217 nW Static Control Power Buck Converter for Wireless RF Energy Harvesting With α-Calibrated Dynamic On/Off Time and Adaptive Phase Lead Control
利用动态开关时间控制的方法，在宽负载范围保持较高的效率；相应的 calibration 结构和 adaptive-phase-lead 的控制方法
Dual-Loop System of Distributed Microregulators With High DC Accuracy, Load Response Time Below 500 ps, and 85-mV Dropout Voltage
利用多个基于比较器的 regulator 来实现的快速响应，双环路控制以及对输出噪声的考虑
A 2 GHz Fractional-N Digital PLL with 1b Noise ShapingΔΣ TDC
在 TDC 中结合 delta-sigma 噪声整形的方法
An 8x 10-Gb/s Source-Synchronous I/O System Based on High-Density Silicon Carrier Interconnects
主要是 Rx 部分的 DFE 的结构和 phase-rotator 的实现
A 2.6 mW/Gbps 12.5 Gbps RX With 8-Tap Switched-Capacitor DFE in 32 nm CMOS
Receiver 中开关电容方式实现的 DFE
A 12.8-Gb/s/link Tri-Modal Single-Ended Memory Interface
大致可以了解下里面的 Mid-frequency supply noise tracking 结构的线性均衡电路
A Tri-Modal 20-Gbps/Link Differential/DDR3/GDDR5 Memory Interface
包括里面 PLL 的架构， linear equalizer 和 DFE 的结构
Power Optimized ADC-Based Serial Link Receiver
基于 non-uniform ADC 结构的 receiver 的实现
A 10 Gb/s 45 mW Adaptive 60 GHz Baseband in 65 nm CMOS
Receiver 的架构，cascode current-summing DFE， CDR 部分的实现
RF-to-Baseband Digitization in 40 nm CMOS With RF Bandpass ΔΣ Modulator and Polyphase Decimation Filter
4阶连续时间 RF 带通 ΔΣ ADC 的设计
A 12-Bit 3 GS/s Pipeline ADC With 0.4 mm2 and 500 mW in 40 nm Digital CMOS
关于 Adaptive power/ground 结构和 reference voltage extrapolation 的方法
A 0.5 V 1.1 MS/sec 6.3 fJ/Conversion-Step SAR-ADC With Tri-Level Comparator in 40 nm CMOS
SAR ADC 在0.5V 的低电压下的设计问题