JSSC 2011-11笔记


11月的 JSSC, 其中有大部分是来源于2010年的 A-SSCC ( Special Section on The 2010 Asian Solid-State Circuits Conference ), 这里列一下觉得可以了解的部分内容:

A 0.8-mW 5-bit 250-MS/s Time-Interleaved Asynchronous Digital Slope ADC

利用 delay-line 来实现的 asynchronous digital slope 的结构,提高 Slope ADC 的速率

Low-OSR Over-Ranging Hybrid ADC Incorporating Noise-Shaped Two-Step Quantizer

利用 Two-Step ADC 来提到量化精度,使 sigma-delta ADC 在较低的 OSR 下仍可获得较好的 SQNR,  具体包括 residue-feedback 的结构,以及 cap/amp sharing 的方法

A 20-MHz Bandwidth Continuous-Time Sigma-Delta Modulator With Jitter Immunity Improved Full Clock Period SCR(FSCR) DAC and High-Speed DWA

3阶的前馈结构,利用 full clock period switched-capacitor-resistor (FSCR) DAC 的结构来减小 clock jitter 的影响,同时采用了新的 DWA 的方法来改善 timing 问题

Zero-Crossing Detector Based Reconfigurable Analog System

关于 reconfigurable analog system 的实现,可以看看技术的进展

Minimized Transient and Steady-State Cross Regulation in 55-nm CMOS Single-Inductor Dual-Output (SIDO) Step-Down DC-DC Converter

连续导通模式的 buck 变换器,对 SIDO 输出之间的 cross-regulation 的问题的分析

A 30 Gb/s/Link 2.2 Tb/s/mm Inductively-Coupled Injection-Locking CDR for High-Speed DRAM Interface

主要可以看一下 Inductive-coupled injection-locking CDR 的结构

250 Mbps–5 Gbps Wide-Range CDR With Digital Vernier Phase Shifting and Dual-Mode Control in 0.13 um CMOS

关于 Vernier Phase Shifter (VPS) based dual-loop CDR 的结构

A Quadrature Bandpass Continuous-Time Delta-Sigma Modulator for a Tri-Mode GSM-EDGE/UMTS/DVB-T Receiver

接收机中的二阶多比特带通的 CT DSM 的设计,包括 power-scaling technique (PST) 和 quadrature mismatch scrambler (QMS) 的方法等

A 2.3 uW Wireless Intraocular Pressure/Temperature Monitor

利用 time-interleaved relaxation oscillator 来将电容和温度转到频率的方法

A Distributed Oscillator Based All-Digital PLL With a 32-Phase Embedded Phase-to-Digital Converter

利用 rotary traveling wave oscillator (RTWO) 方法实现的宽带低噪声数字 PLL

A 12-bit, 45-MS/s, 3-mW Redundant Successive-Approximation-Register Analog-to-Digital Converter With Digital Calibration

对 switched-capacitor successive-approximation-register (SAR) ADC, 采用的 sub-radix-2 redundant 结构的分析

A Digitally Corrected 5-mW 2-MS/s SC ΔΣ ADC in 0.25-um CMOS With 94-dB SFDR

主要是 SC ΔΣ ADC 的数字校正方法,以减小低功耗设计带来的问题

A Single-Trim CMOS Bandgap Reference With a Inaccuracy of 0.15% From 40 C to 125 C

关于 bandgap 设计的讨论,各种 error 的来源和改善方法


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