Cadence 原理图输入的一般规范的小结


这里把一些目前主要参照的电路设计的风格或者说是规范大致总结一下:

Cell 与 Net 的命名

  •  Cell name:
    推荐的格式: <CellType_KeyParameter>, 例如 opamp_lownoise
    命名以字母而不是数字开头
    名字的字符数 <= 16
  •  Net names: 电源
    一般命名,如 avddl, avddh …
    避免使用 vdd 和 vss 来命名 ( Digital Core 预留)
    避免使用 globals 方式,如 vdd! vpp!
  •  Net names: 信号
    一般命名如:vbg, vref_1p2, iref, tref_25u, clk, clk_100mhz
    避免使用 globals 方式,如vref!
    总线格式: netname<msb:0>

原理图

  • 为原理图加上  sheetBorder
  • 将 Snap grid 设为 0.0625.
  • 对多个元件,尽量用 count 而不是 <>, 以免降低仿真速度
  • 使电路可读,注意信号的流向(左到右,上到下),电源和地的位置,以及 symbol 的形状
  • 对工作原理和 layout 要求加上说明的 note
  • 对电路中电流大小加上标注
  • 对接到 PAD 的节点 和 ESD 的要求加上标注

版图

  • 由电路设计者考虑基本的版图布局
  • 版图工具:Layout XL
  • 为版图加上 prBound
  • 将所有的 pin 放到 prBound edg边缘.
  • 对所有连接至少用两个 vias/contacts
  • 尽可能加上足够多的 PTAP / NTAP guard rings

 


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