对于底板采样，一直以来我的理解是为了避免电容底板寄生电容对节点引入的噪声，但在J.Baker的混合信号书中，则是将这种开关的时序选择称为底板采样，这里把里面的内容记录一下。
下图所示是基本的S/H电路以及开关的控制时序。
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关于RZ Sample-Hold的问题
之前有提到最近在研究J.Baker的混合信号那本书，还是打算在这里做些笔记，这里把里面关于RZ的S/H的内容记一下。
下图所见是信号经过RZ S/H 得到的波形，Ts为采样周期，T为保持脉冲宽度
关于传输线模型
最近研究J.Baker的混合信号（CMOS Mixed-Signal Circuit Design）一书, 看到里面提到用传输线（transmission-line）实现的梳状滤波器（comb-filter）的例子。关于传输线的东西我基本上没有太多接触，除了最早翻 Thomas.Lee的CMOS射频电路书的时候大致看过之外…于是借这个机会大致看了下spice中对传输线模型（transmission-line model）的描述，在此简单记录下：
ESD Note-3
继续之前关于 ESD 的内容：ESD 防护的基本目的在于：对大的 ESD 电流提供低阻泄放通路以避免热损坏，同时将芯片 pin 脚上电压钳位到安全电压防止介电击穿。
这里列举一下集成电路中常见的 ESD 保护器件和结构，具体更多的内容建议参考 ‘ Basic ESD and I/O Design ‘ 一书，感觉里面对 ESD 保护器件的叙述还是很全的
集成电路中常见的 ESD 保护器件和结构
ESD Note-2
之前大致列了下 ESD 的基本机理/测试模型，这里把集成电路工艺中的 ESD 注入的概念列一下(更多详细的内容建议参考台湾交通大学柯明道教授的这个网站)：
具体关于ESD implementation的概念
在下图中，示出两种不同的 NMOS 元件结构：
左侧的是 sub-micro process下的标准器件结构，包含有 LDD 的漏(Drain)和源(Source)，这里 LDD 是用来减小 MOS 漏端在沟道下的电场强度分布，以克服因热载流子效应 (Hot carrier effect) 所造成的 I-V 特性因长时间使用而发生漂移的问题。
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ESD Note-1
最近大致看了下集成电路静电保护（ESD – Electro-Static Discharge）相关的内容，这里简单小结下，要是以后要深入的话，就打算把下面的几本ESD的书再仔细研读一下：
- ‘ Basic ESD and I/O Design ‘ – Sanjay Dabral, Timothy maloney
- ‘ ESD in Silicon Integrated Circuits ‘ – Ajith Amerasekera, Charvaka Duvvury
- ‘ On-Chip ESD Protection for Integrated Circuits: An IC Design Perspective ‘ – Albert Z.H.Wang
另外，在台湾交通大学的这个网站亦有提供关于 ESD 静电防护的很好的学习资料
关于 ESD
ESD 是一种瞬间静电泄放现象，典型的持续时间为~150ns。它所引起的大电流（可至几十安培）和高电压（可达几万伏）的瞬态会导致IC芯片的损坏。
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