最近遇到的一个小问题，在这里记录一下..
现在接手的电路，里面的 mos 管用的都是三端器件，n 管衬底和 p 管的阱的端口都是用在 CDF 中设置参数来连接的，但是这样做在仿真的时候会出现问题，也就是 spectre 生成网表时会把衬底或是阱的连接丢失。
中间试过一些办法，按着 Cadence的 CDF 文档的方法设置或是直接从 analoglib 中 copy 里面 nmos/pmos 的 CDF，都不太行。最后还是在这里找到了解决办法。
具体的方法就是：
这里简单回顾一下常见的奇数分频器(3/5/7)的内容
常见的分频器一般以环形计数器的形式实现, 如下图中所示, N 个 D 触发器级联, 通过对其输出处理得到信号控制环形计数器, 最大可以实现 2N 的分频
对于 3 分频电路, 需要两个 D 触发器, 考虑下面的真值表, 可以看到 D0 为 Q0 与 Q1 的或非. 这里需要注意的是, DFF 本身没有 RESET 控制, 因此需要保证电路能够由状态 ‘11’ 回到正常工作.
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Reading Notes from Mikko Loikkanen “Design and Compensation of High Performance Class AB Amplifiers”
一般Class-AB放大器常有输入轨至轨的要求，关于rail-to-rail的输入级的实现：
1. N/PMOS 互补输入对
NMOS和PMOS互补输入是比较常见的rail-to-rail的实现方法，但他也有一些缺点，如offset随输入共模变化，在低压下的实现问题（Vsupply > VGS-N+VGS-P+2VDS）, 额外的恒定跨导的控制电路等。具体恒定跨导的方式：
a．输入对管工作于弱反型（恒定电流的方式）
b．输入对管工作于强反型（恒定Vgs的方式）
2. 基于单输入对管:
a. 基于charge-pump的结构：
利用low-noise，low-ripple的电荷泵得到超出电源电压的电压供给放大器从而提高整个输入范围
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二月的JSSC的内容还是比较多的，列一下觉得可以了解下的paper：
Technique for Integration of a Wireless Switch in a 2.4 GHz Single Chip Radio
主要是里面的RF-to-DC converter的结构，另外里面用到的基本的POR的结构也还可以了解下。
A Novel Approach for Mitigation of RF Oscillator Pulling in a Polar Transmitter
算是可以了解下Polar ransmitter的结构，当然paper里面比较主要的还是对inject pulling的建模分析（感觉理解起来不太容易，不过基本概念-Feedback Oscillator-还是可以留意下..），包括最后出采用Digital Control Delay 的方法来改进也是一样基于前面的分析。
算起来断更很有段时间了，虽然说本来就是自娱自乐的地方，一直就这么让他长草也不太好，决定从即日起每月对JSSC（Journal of Solid-State Circuits）的论文做一个简单的小结，也算是一个学习的动力了
一般JSSC一月的内容主要是处理器、存储器和高性能数字芯片相关的内容，对我而言，主要还是看看其他sensor的部分可能提到analog模块，另外technology trend 部分也还有些有趣的内容
最近看 Maloberti 的数据转换器的书，里面在分析对于采样时钟的 sampling jitter 的要求，具体的角度和以前看到的 J.Baker 书中的有些差别。这里，把他们具体的分析都记录下，以方便对比。
J.Baker 的混合信号书中对于 aperture uncertainty (jitter) 的分析方法, 主要是考虑后面的 ADC的，使得 sampling jitter 引入的误差小于1/2 LSB.
