8月的JSSC的内容基本是来源于2010年的CICC （IEEE Custom Integrated Circuits Conference） 会议上的论文， 简单列一下可以关注的部分：
A 4-Port-Inductor-Based VCO Coupling Method for Phase Noise Reduction
基于 4-port inductor coupling 结构的VCO，此结构振荡器的工作原理和具体相位噪声的分析
A 475 mV, 4.9 GHz Enhanced Swing Differential Colpitts VCO With Phase Noise of -136 dBc/Hz at a 3 MHz Offset Frequency
利用ESDC-VCO （Enhanced Swing Differential Colpitts VCO）的结构，实现的电源电压的VC
7月的JSSC的内容基本是来源于2010年的ESSCIRC （European Solid-State Circuits Conference） 会议上的论文， 简单列一下可以关注的部分：
Active-RC Filters Using the Gm-Assisted OTA-RC Technique
针对Gm-C滤波器对寄生电容敏感的问题， 同时采用Gm-C 和 active-RC积分器的结构来提升线性度和速度
A 1.8 uW 60 nV/sqrt(Hz) Capacitively-Coupled Chopper Instrumentation Amplifier in 65 nm CMOS for Wireless Sensor Nodes
关于Instrumentation amplifier 的设计，采用capacitively-coupled chopper 的结构而不是传统的的3运放的结构，设计中利用正反馈来提升放大器的输入阻抗，并采用纹波消减环路( ripple reduction loop )来减小chopping ripple
6月份的JSSC， 简单列一下觉得可以了解的内容：
Analysis and Design of Small-Signal Polar Transmitters for Cellular Applications
关于GSM/EDGE/WCMA应用的direct-modulated and small-signal polar transmitters，主要还是 Direct-modulated PLL 的分析和关于Polar loop 分析
Analysis and Design of D-Band Injection-Locked Frequency Dividers
在D-band (110-170 GHz)频率范围的 injection-locked frequency dividers (ILFDs)，具体的 distributed-LC technique方法的分析：输入频率, 锁定范围和设计考量
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这里把利用 verilog-a 模型实现迟滞比较器的方法记录一下。
关于迟滞比较器，在实际的模型的构建中主要是考虑利用 @cross 语句来确定不同的翻转点， 这里需要注意的是初态的设置以保证翻转的触发。具体的 verilog-a model 描述如下
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在 IC 设计中有时会用到提第三方提供的模型，如外接的功率 MOSFET，肖特基二极管等，这些大都是基于 spice 的 model，其中有些可以直接在 Cadence 中调用，更多的则需要在 Cadence 中做些工作才能调用，这里把一般的 Cadence ADE 中调用这样的 spice 模型（子电路）的流程介绍一下。
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这里把如何计算 1-bit 量化等效的增益 k 的方法回顾一下：
一般的，量化器的输入为 y[n]，输出为v[n]；考虑K的选取使得量化器的输入与输出的均方误差最小
定义内积的运算：
因此，均方误差可以重写为：
考虑k为自变量，上式在其导数为零时取得最小值，此时的k值为：
对于1-bit的量化，考虑v=sgn(y), 上式可写为：
