晚了点，但还是列一下十月份的JSSC 的部分内容：
A Flicker Noise/IM3 Cancellation Technique for Active Mixer Using Negative Impedance
在Gilbert 类型的mixer 中利用负阻同时消减 flicker noise 和IM3 的方法
A Wideband Fractional-N PLL With Suppressed Charge-Pump Noise and Automatic Loop Filter Calibration
Σ-Δ 小数 PLL 中，采用bang-bang PD 和两路LP 的方式，以减小CP 噪声对PLL 相噪的贡献
九月份的 JSSC 的部分内容：
A Spur-Frequency-Boosting PLL With a −74 dBc Reference-Spur Suppression in 90 nm Digital CMOS
针对spur的问题，在PFD和CP之间插入spur frequency boost 模块，以将其移到高频
A Bandwidth-Adaptive Preamplifier
在设计中考虑由输入信号带宽控制系统功耗的方法
最近工作上问题比较多，这里就还是简单的列一下八月的 jssc 论文的部分内容：
A Low-EMI 3-W Audio Class-D Amplifier Compatible With AM/FM Radio
对驱动放大器的 slew-rate 的控制和数字调制地方法来提升线性度
A 2.3 mW 10-bit 170 MS/s Two-Step Binary-Search Assisted Time-Interleaved SAR ADC
关于其中的 dynamic sar adc 和具体的功耗-速度的考虑
这是在利用 Verilog-A 搭建系统仿真 model 时遇到的问题，这里记录一下。
在下面的 Verilog-A 代码片断中，定义 mvar 为实数类型的变量，并对其赋值：
real mvar；
mvar=2/3*9.0；
这里最后得到的 mvar=9.0 而不是6.0。
原因在于 Verilog-A 代码中的 2/3 这部分，由于是两个整数相除，得到是最近的整数，即为1。
而这一部分的运算并不会因为 mvar 的数据类型而发生改变。
惯例，列一下2013 年7月 JSSC 论文的部分内容 ：
A 265 V Mains Interface Integrated in 0.35 m CMOS
关于电容方式的 AC-DC 降压变换器的实现，减少对外部耐压器件的需求。
Measurement and Analysis of Current Noise in Chopper Amplifiers
对 chopper instrumentation amplifier 中的电流噪声的分析，包括 mosfet 的电荷注入和时钟馈通的问题等
这是最近在 Cadence ADE 下面做电路仿真时碰到的一个问题，在经过长时间的瞬态仿真 （ >20ms ）后，ADE 无法直接 plot 出节点的波形（或者调用 calculator 也只能得到一部分的数据波形）。
具体的原因大致是由于手上的 Cadence DFII 的版本默认将仿真数据的 PSF 文件设为了 sst2 格式，因而在数据的支持上存在这一 bug。为此，需要将默认的 psf 文件格式修改为 psfbin，即在启动 ADE 之前在 Cadence 的 CIW 窗口键入：
envSetVal(“spectre.envOpts” “simOutputFormat” ‘string “psfbin”)
这样即可消除长时间瞬态仿真的数据问题。
上面的解决方法来源于：http://www.cadence.com/Community/forums/p/14387/25050.aspx