简单的列两篇4月份的 JSSC 论文：
A 10-Bit 800-MHz 19-mW CMOS ADC
在 pipelined adc 中应用 charge-steering 放大器来改善功耗和噪声问题
A Deterministic Digital Background Calibration Technique for VCO-Based ADCs
通过增加频率到电压的变换模块来减小vco本身的非线性
A Reference-Less Clock and Data Recovery Circuit Using Phase-Rotating Phase-Locked Loop
用 phase-rotating PLL 实现相位插值以改善 CDR 系统的 jitter 问题
简单的列一下三月份的 JSSC 的部分内容：
Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pixel Clock Generator
双环路的结构以抑制 DCO 的相位噪声
A 6-bit, 1-GS/s, 9.9-mW, Interpolated Sub-ranging ADC in 65-nm CMOS
通过采用 CDAC 和比较器的数字控制的结构消除了参考电压产生的问题
继续关于2月份的 JSSC 论文的部分内容：
Relation Between Delay Line Phase Noise and Ring Oscillator Phase Noise
环振闭环相位噪声和其开环结构的相位噪声关系的分析
A 72 dB DR, CT ΔΣ Modulator Using Digitally Estimated, Auxiliary DAC Linearization Achieving 88 fJ/conv-step in a 25 MHz BW
低过采样率下对多比特 feedback DAC 线性度问题的改善方法
2014年一月的几篇JSSC论文，在这里简单列一下：
A Compact, Low-Power and Low-Jitter Dual-Loop Injection Locked PLL Using All-Digital PVT Calibration
双路和双vco的结构以跟踪温度和电压的变化
A Fully Differential Charge-Balanced Accelerometer for Electronic Stability Control
电荷平衡方式的电容式加速度计的分析
A 0.5 V 4 W CMOS Light-to-Digital Converter Based on a Non-uniform Quantizer for a Photoplethysmographic Heart-Rate Sensor
包含级联 laddered inverter 的量化器的 signma-delta 环路结构
继续补之前的，在这里贴一下2013年12月 JSSC 的部分内容：
A 100 MHz 82.4% Efficiency Package-Bondwire Based Four-Phase Fully-Integrated Buck Converter With Flying Capacitor for Area Reduction
关于四相工作和在 buck 电路中加入 Cfly 结构的分析
A 10b/12b 40 kS/s SAR ADC With Data-Driven Noise Reduction Achieving up to 10.1b ENOB at 2.2 fJ/Conversion-Step
SAR ADC 设计中通过Data-Driven Noise-Reduction 来减小比较器的噪声
前段时间因为工作上的关系，基本上没有太多时间顾及这里的更新，现在慢慢把之前的内容补上吧，还是照例贴一下2013年11月份的JSSC 的部分内容：
An 84.7% Efficiency 100-MHz Package Bondwire-Based Fully Integrated Buck Converter With Precise DCM Operation and Enhanced Light-Load Efficiency
通过引入非连续导通模式的额外的校准环路来实现使用 bonding-wire 电感的 dc-dc 设计
A 0.5-V 5.2-fJ/Conversion-Step Full Asynchronous SAR ADC With Leakage Power Reduction Down to 650 pW by Boosted Self-Power Gating in 40-nm CMOS
关于低压低功耗的设计，全异步的方式以及 self-power-gating 的结构