4月份的 JSSC 的几篇论文，还是简单列一下

A 3.7 mW Low-Noise Wide-Bandwidth 4.5 GHz Digital Fractional-N PLL Using Time Amplifier-Based TDC

在小数分频部分利用 digital-to-time converter 来消除 delta-sigma 调制器的量化噪声的考虑.

A Calibration-Free Fractional-N Ring PLL Using Hybrid Phase/Current-Mode Phase Interpolation Method

利用不同的相位插值的方法改善VCO噪声和调制器的量化噪声各自对带宽的要求.

A 23 mW, 73 dB Dynamic Range, 80 MHz BW Continuous-Time Delta-Sigma Modulator in 20 nm CMOS

对带宽要求下的对于系统功耗的考虑，以及数字实现的方式

High Frequency Buck Converter Design Using Time-Based Control Techniques

对于buck converter的具体的时域控制方法的介绍