2011年12月的 JSSC, 总算坚持把今年的 jssc 翻完了，可惜到后面很多内容只是粗略了解一下。不过最近入了 onyx M92s, 算是看论文的利器（也只拿来看 pdf 论文了，其他功能满够呛的），今后的工作应该会深入些

惯例，列一下本月 JSSC 的部分内容：

A 2.9–4.0 GHz Fractional-N Digital PLL With Bang-Bang Phase Detector and 560 fsrms Integrated Jitter at 
4.5mW Power
基于 1-bit TDC ( time digital converter )  的 ΔΣ fractional-N digital PLL 的设计，反馈路径中使用 DTC ( digital-to-time converter ) 以减小量化噪声，实现低功耗和低相噪的要求

A 0.4-to-3 GHz Digital PLL With PVT Insensitive Supply Noise Cancellation Using  Deterministic Background
Calibration
主要是对电源噪声的处理，利用 deterministic test signal 的 calibration 方法实现的 noise cancellation

A 1.2-A Buck-Boost LED Driver With On-Chip Error Averaged SenseFET-Based Current Sensing Technique
利用 current-sense 的方法来提高 LED driver 的效率，主要在于 sense 部分的设计，包括 error-average 的方法

True Filterless Class-D Audio Amplifier
uniform pulse width modulation 的方法实现的 filterless 的结构，达到较小谐波失真和高电源抑制

A Current-Feedback Instrumentation Amplifier With a Gain Error Reduction Loop and 
0.06% Untrimmed Gain Error
利用动态匹配 ( dynamic element matching ) 的方法，改善 gain accuracy 和 linearity, 同时利用环路抑制 DEM 的 ripple 问题

20 uA to 100 mA DC-DC Converter With 2.8-4.2 V Battery Supply for Portable Applications in 45 nm CMOS
考虑宽输出范围的 dc-dc 设计，包括针对耐压问题的堆叠结构, level-shifter 和栅的驱动电路，提供内部电压的电荷泵, I-C DAC PWM 和 PFM/PWM 控制模块

A 480 mW 2.6 GS/s 10b Time-Interleaved ADC With 48.5 dB SNDR up to Nyquist in 65 nm CMOS
Time-interleaved SAR ADC, 采用的 feedforward-sampling 和 feedback-SAR mode 的结构, 以及 startup on-chip calibration

An 800 MS/s Dual-Residue Pipeline ADC in 40 nm CMOS
采用 dual-residue 的结构以减小对放大器增益和带宽的要求，同时利用 calibration 消除其 offset 的问题

A 12-Bit 1.25-GS/s DAC in 90 nm CMOS With >70 dB SFDR up to 500 MHz
利用 digital random return-to-zero 的方法改善 current-steering DAC 的动态特性

A 4 GHz Continuous-Time ΔΣ ADC With 70 dB DR and -74 dBFS THD in 125 MHz BW
考虑 high sampling rate 的 continuous-time ΔΣ ADC 的设计

An 8.5 mW Continuous-Time ΔΣ Modulator With 25 MHz Bandwidth Using Digital Background

 DAC Linearization to Achieve 63.5 dB SNDR and 81 dB SFDR
在低过采样率下对 feedback DAC 的非线性问题的处理方法，以及一些低功耗的考虑

A Third-Order DT ΔΣ Modulator Using Noise-Shaped Bi-Directional Single-Slope Quantizer
在 dual-slope ADC 上实现的噪声整形

11.3 Gbps CMOS SONET Compliant Transceiver for Both RZ and NRZ Applications
Transmitter 端切换 RZ 和 NRZ 的方法,  receiver 端的阈值调节电路等

An Adaptation Engine for a 2x Blind ADC-Based CDR in 65 nm CMOS
主要是基于 ADC 的 CDR 结构的实现

A TDC-Less 7 mW 2.5 Gb/s Digital CDR With Linear Loop Dynamics and Offset-Free Data Recovery
里面的 phase detector 的结构，以及对 jitter 的考虑